从RTL到逻辑门的逻辑综合过程

从RTL到逻辑门的综合过程由逻辑综合工具自动完成，其中包括以下几个步骤：

① RTL描述

设计者在高层次上使用RTL结构描述设计。设计者在功能验证上耗费一定的时间，以确保RTL描述的功能正确无误。功能验证完成后，才能把RTL输入到逻辑综合工具。

② 翻译

RTL描述被逻辑综合工具转换为一个未经优化的内部中间表示。这一过程称为翻译。翻译器读入Verilog RTL描述中的基本原语和操作，翻译过程中不考虑面积、时序、和功耗等设计约束。在本过程中，逻辑综合总结仅完成简单的内部资源分配。

③未经优化的中间表示

翻译过程产生了设计的未经优化的中间表示。是用户所无法理解的。

④ 逻辑优化

接着逻辑优化，以便删除冗余逻辑，优化中使用了大量与工艺无关的布尔逻辑优化技术。

⑤ 工艺映射和优化

以上都是以工艺无关的，直到这一步。在这一步骤中，综合工具接受内部表示，并使用工艺库中提供的单元，用逻辑门实现该内部表示。也就是，设计被映射到需要的目标工艺。