我脑残实验室verilog学习笔记2
2011-03-04 16:59
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输入激励的产生:激励的产生一般有两种方式:在简单的系统中,对输入信号的要求不高时,可在仿真软件中直接加波形(如Modelsim中的Creat
wave);而对复杂的系统,尤其是对输入激励有复杂要求时,可通过在编写测试平台(如ISE的testbench或testfixture)上编写对输入激励的特殊要求。
其中testbench的具体使用如下。
在ISE中,在一个project下和verilog model文件一样,创建一个verilog
testfixture文件(例如testbench.v),ISE会根据主程序文件生成testbench模板,依照具体要求设置输入激励。注意:文件开头要用`include语句包含主程序文件,如`include"test.v",但是具体实践表明,这样写会导致testbench.v在modelsim中无法编译无法通过。经过多次实践和向师兄的指导,目前发现两种解决方法:1、干脆就不写`include语句,程序会自动包含同文件夹下的主程序文件,但是经modelsim编译后会导致主程序文件无法编辑;2、在`include后添加主程序文件的绝对地址,如D:/Xilinx/Project/test/test.v,主程序文件在编译之后也可以正常编辑。
在modelsim中,先通过右键->Add to Project->Existing
File载入主程序文件和相应的testfixture文件,然后右键->Complie->Complie
Order编译两个文件,待编译成功后,在Object窗口将波形载入到Wave窗口,选择Run,仿真开始。
wave);而对复杂的系统,尤其是对输入激励有复杂要求时,可通过在编写测试平台(如ISE的testbench或testfixture)上编写对输入激励的特殊要求。
其中testbench的具体使用如下。
在ISE中,在一个project下和verilog model文件一样,创建一个verilog
testfixture文件(例如testbench.v),ISE会根据主程序文件生成testbench模板,依照具体要求设置输入激励。注意:文件开头要用`include语句包含主程序文件,如`include"test.v",但是具体实践表明,这样写会导致testbench.v在modelsim中无法编译无法通过。经过多次实践和向师兄的指导,目前发现两种解决方法:1、干脆就不写`include语句,程序会自动包含同文件夹下的主程序文件,但是经modelsim编译后会导致主程序文件无法编辑;2、在`include后添加主程序文件的绝对地址,如D:/Xilinx/Project/test/test.v,主程序文件在编译之后也可以正常编辑。
在modelsim中,先通过右键->Add to Project->Existing
File载入主程序文件和相应的testfixture文件,然后右键->Complie->Complie
Order编译两个文件,待编译成功后,在Object窗口将波形载入到Wave窗口,选择Run,仿真开始。
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