quartus13配合modelsim SE做后仿真

对于即将烧写到FPGA上的verilog，常见的后仿真方法是通过将sdo文件（标准延时输出，这是一个所谓的SDF：标准延时文件），vo文件（编译后的门电路级的verilog网表输出），在modelsim调用，再进行后仿真。ps：还有一个sdc文件，标准延时约束，一般是一个tcl脚本。在后面会谈到，不要弄混淆了。

在quartus新建工程的时候即选择仿真工具为modelsim，或者在工程界面的assignment-setting-eda tools setting中选择仿真工具和时间精度，还要把你的testbench文件添加进来。值得注意的是timescale 时间精度，quartus编译时会产生ps级别的延时精度，所以设置成ps。在设置窗口里可以设置：编译完成后即调用modelsim进行仿真，如果不勾选这个选项，操作方法是编译完成后，在菜单栏点击tools-simulation-gate level simulation。

调用modelsim后会先编译一大堆的库，之后进行仿真，仿真结果默认显示所有的Port信号，单位ps。退出仿真后可将大批中间节点添加到波形窗口并改变精度，一般改为ns。

最后一点要注意的是由于一般门延时在ns级别，如果你的时钟设置成ns级别，波形会造成一种错觉：触发沿对不上啊？quartus进行了优化？其实quartus的优化默认是不开启的，只是你的clk周期太短了（笔者的飓风IV一个触发器延时6ns）。而且，，一个良好的设计其逻辑功能不因工具的优化而改变。ps：quartus可在设置中开启优化，并可分别设置对组合逻辑和时序逻辑的优化等级。

后仿真就是上面说的了，下一篇简单分析一下时序约束以及timequest的使用。