第1章信号完整性分析概论----基本定义和四类噪声问题

第1章信号完整性分析概论 ----基本定义和四类噪声问题
一.高速的定义
当时钟频 率超过100 MHz或上升边小于1 ns时，信号完整性效应就变得重要了，通常将这种情况称为高频领域或髙速领域。这些术语意味着在那些互连线对信号不再透明的产品或系统中，如果不小心就会出现一种或多种信号完整性问题。
二.互连的范畴
物理互连（Interconnect）包括芯片内连线、芯片封装、PCB板及电子系统连接等，它们极大地影响高速时的信号和电源分配网络质量。
真实的互连线，包括芯片内连线、压焊点、封装引线、芯片引脚；芯片外的PCB板线接头、线条、接插件、连接电缆等。此外还有各种无源元件，包括介质、基板、屏蔽盒、机壳、机架等。



三.信号完整性(SI)定义和四类信号完整性问题
•信号完整性（Signal Integrety，SI）最原始的含义：信号是否能保持其应该具有的波形。
•信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。
•主要表现：对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。
• 信号完整性问题的根源在于信号上升时间的减小。即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也可能工作失败。
从广义上讲，信号完整性指的是在高速产品中由互连线引起的所有问题。它主要研究互连线与数字信号的电压电流波形相互作用时其电气特性参数如何影响产品的性能。
所有这些问题分为以下三种影响和后果：
1.时序；
2.噪声；
3.电磁干扰（EMI)
所有与信号完整性噪声问题有关的效应都与下面四类特定噪声源中的一个有关：
1.单一网络的信号完整性；
2.两个或多个网络间的串扰；
3.电源和地分配中的轨道塌陷；
4.来自整个系统的电磁干扰和辐射。



1.单一网络的信号完整性
当信号从驱动源输出时，构成信号的电流和电压将互连线看做一个阻抗网络。当信号沿网络传播时，它不断感受到互连线引起的瞬态阻抗变化。如果信号感受到的阻抗保持不变，则信号就保持不失真。然而，一旦阻抗发生变化，信号就会在变化处产生反射，并在通过互连线的 剩余部分时发生失真。如果阻抗改变程度足够大，失真就会导致错误的触发。
任何改变横截面或网络几何形状的特征都会改变信号所感受到的阻抗。将令阻抗发生变化的所有特征称为突变，每个突变将导致信号原始的纯净形状在某种程度上发生失真。使信号所感受到的阻抗发生改变的情况来自如下几点：
>>线宽变化；
>>层转换；
>>返回路径平面上的间隙；
>>接插件；
>>分支线、 T型线或桩线；
>>网络末端。
这些阻抗突变是由横截面、布线拓扑结构或附加元件产生的。最常见的突变发生在线条末端处，通常遇到的是接收器的开路高输入阻抗或驱动器的低输出阻抗。
提示减小阻抗突变问趙的方法是让整个网络中的信号所感受到的阻抗保持不变。
这个方法一般通过三步实现。
首先，使用线条阻抗为常量或者“可控”的电路板，这通常意味者使用均匀的传输线。
其次，提供使沿线阻抗保持不变的拓扑结构的布线规则。
最后，在关键地方放置电阻形成匹配，以控制反射并设法使接收到的信号更净些。
图1.5中分别给出了在同一网络中由阻抗突变引起的不好的信号质量（产生振铃）和使用终端电阻控制阻抗突变时的信号质量（极佳)。
通常认为“振铃现象”实际上是由阻抗突变产生的反射引起的。



[align=left]图1.5 [/align]
[align=left]无端接时，互连线上出现振铃；当源端有串联端接时，互连线上的信号质量极好。在两种情况下，PCB线条仅有2英寸长。纵轴每格表示1V，横轴每格表示2ns。[/align]
[align=left]任何突变对信号产生的影响与信号的上升边有关。随着上升边变短，失真的幅度增大。这就是说，在33 MHz 时钟设计中，突变不算问题，但在100MHz时钟设计中就可能成为问题。[/align]
[align=left]以上为阻抗失配引起的突变，另外还有如下三个方面的信号质量问题：[/align]
[align=left]单一网络中还存在另外两方面的信号质量问题。由于线上导体和介质的频率相关损耗，是高频信号成分比低频信号成分衰减更多。其结果是，在传播过程中的信号的上升边将变长。当这个上升边退化到接近1Bit周期时，信号的数字信息将失真，这就是符号间干扰(inter-symbol interference,ISI)。在数据传输率等于1Gbps时或更高时，它将是引起问题的主要原因。[/align]
[align=left]单一网络中影响信号质量的第三个方面就是时序。两个或多个信号路径之间的时延差称为错位（skew)。当信号线和时钟线之间存在超出预期的错位时，就可能产生误触发和逻辑错误。当差分对的两条线之间存在错位时，部分差分信号会转变为共模信号，并造成差分信号失真。这也可能引起ISI或者误触发。[/align]
[align=left]错位时一个时序问题，多说是由于互连线的电气特性引起的。互连线的总长度对错位影响最大，只要在版图设计是仔细匹配互连线之间的长度，就能比价容易解决。然而，时延也与每个信号感受到的局部介电常数有关，这个问题通常比较难以解决。[/align]
[align=left]2.串扰[/align]
[align=left]当网络传播信号时，有些电压和电流能传递到邻近的静态网络上，而后者只是从事自己的事务。即使第一个网络（动态网络）上的信号质量非常好，一些信号也会以有害的噪声形式耦合到第二个静态网络上。[/align]
[align=left]串扰发生在两种不同的情况中：互连线为均匀传输线时（正如电路板上的大多数线条那样）和互连线为非均匀传输线时（如接插件和封装）。在可控阻抗传输线上，线条有很宽的均匀返回路径，相对的容性耦合与感性耦合大小是相当的。在这种情况下，这两种效应在静态线的近端和远端的叠加方式是不一样的(近段串扰和远端串扰）。[/align]
[align=left]返回路径为均匀平面时，是实现最低串扰的结构，一旦返回路径的均匀平面发生变化， 就会增加两个传输线间的耦合噪声。通常发生这种情况时（例如当信号经过接插件且多个信号共用的返回路径是一个引脚而不是一个平面时），感性耦合噪声比容性耦合噪声增加的更多。[/align]
[align=left]当感性耦合噪声处于主导地位时，通常把这种串扰归为开关噪声、 AI噪声、 dl- dt噪声、地 弹、同时开关噪声（SSN)或者同时开关输出（SSO)噪声。这类噪声是由耦合电感，即所谓的互感产生的。开关噪声大多发生在接插件、封装和过孔处。在这些结构中，电路返回路径的导体不是一个大的均匀平面。 本书后面的章节将会讲到，地弹实际上是同一个导体上返回电路重叠而出现的一种特殊情况，这些路径之间的互感非常大。[/align]
[align=left]通过了解容性耦合与感性耦合的本质，就可以优化相邻信号线的物理设计而减小耦合，通常这与把线条远远分离开一样简单。另外，对于特性阻抗相同的导线，使用介电常数较小的材料将会减少串扰。串扰的某些方面，特别是开关噪声，会随着互连线长度的增加和上升边的减 少而增加。上升边越短，信号产生的串扰就越严重。另一方面，若使互连线尽可能地短，如使 用芯片最小尺寸封装 （CSP )和高密度互连线（HDI)，就有助于减小串扰。[/align]
[align=left]3.轨道塌陷噪声[/align]
[align=left]噪声这个问题不仅仅在信号路径中产生，它在电源和地分配网络（给芯片提供电源）中 也是一个致命的问题。当通过电源和地路径的电流发生变化时，如芯片输出翻转或核心中的门翻转时，在电源路径和地路径间的阻抗上将产产生一个压降，这个压降就意味供给芯片的电压减小了,称为电源与地间的电压降低或塌陷。[/align]
[align=left]在高性能处理器和一些专用集成电路中的趋势是：低电压源供电，高功率消耗。其内在原因是，每个门在每个周期都要消耗一定的能量，而芯片上的门数越来越多，开关切换速度又越来越快，假设每周期消耗同样的能量，如果切换变得更频繁，那么平均功率消耗就会变得更高。[/align]
[align=left]这接因素结合起来就意味着在更短的时间内有更大的开关电流，从而使可容忍的噪声量值将会变小。随着驱动电压减小和电流量级升高，任何与轨道塌陷有关的压降都将成为一个越来越严重的问题。[/align]
[align=left]提示设计电源和地分配的目标是使电源分配系统（power-distribution sysgem,PDS）的担抗最小，[/align]
[align=left]PDS有时又称为电源分配网络PDN（power-distribution network）。[/align]
[align=left]在电源分配系统低阻抗的前提下，即使在PDS中存在电流的开关和切换，较低阻抗上的压降也能保持在可以容忍的水平上。[/align]
[align=left]设计一个低阻抗PDS 应考虑以下特性：[/align]
[align=left]>> 相邻的电源和地分配层平面的介质应尽可能地薄，以使它们更紧密地贴近；.[/align]
[align=left]>> 加装多个低电感的去耦电容；[/align]
[align=left]>> 封装时安排多个很短的电源和地引脚；[/align]
[align=left]>> 片内加去耦电容。[/align]
[align=left]电源层和地层间使用超薄的、髙介电常数的叠层，这种创新技术有助于将轨道塌陷减到最小。例如3M 公司的C-Ply，这种材料的厚度为8um，介电常数为20。当用这种材料制作特殊电路板上的电源层和地层时，它的超低回路电感和大分布电容明显地减小了电源和地分布阻抗。[/align]
[align=left]4.电磁干扰[/align]
[align=left]电磁干扰问题包括3个方面：噪声源、辐射传播路径和天线。前面提到的每个信号完整性问题的根源也是电磁干扰的根源。[/align]
[align=left]产生辐射的大多说电压源来自电源和地分配网络。通常，减小轨道塌陷噪声的物理设计同时也能降低辐射。[/align]
[align=left]屏蔽盒使泄漏到某天线上的噪声大为减少，许多设计较差的电路板可由一个良好的屏蔽来弥补。[/align]
[align=left]另外，如果电缆不得不延伸到屏蔽盒外边，而电缆延伸到屏蔽盒的外部，会起到天线的作用，并能产生辐射。可以在电缆上使用铁氧体来减小天线效应。[/align]
[align=left]四.信号完整性的两个重要推论[/align]
[align=left]1.随着上升边的减小，上述4种问题将会变得更加严重[/align]
[align=left]前述所有信号完整性问题都是以电流或电压的变化速度来衡量的，通常指的是dI/dt或dV/dt，上升边越短意味着dI/dt或dV/dt越大。随着上升边减小，噪声问题必然增加，其更难以解决。[/align]
[align=left]2.解决信号完整性的有效办法在很大程度上基于对互连线阻抗的理解。[/align]
[align=left]如果对阻抗有清晰的直觉认识，而且能把互连线的物理设计与互联阻抗联系起来，设计过程中就能消除许多信号完整性问题。[/align]
[align=left]五.电子产品的趋势[/align]
[align=left]提示随着晶体管特征尺寸的持续缩小，上升边必然持续减小，并且时钟频率也必然持续提高。[/align]
[align=left]由于时钟频率的提高，信号的上升边必然会减小，这是因为，读取数据线或时钟线的门，需要足够的时间来正确地读出信号，以正确判断信号处于高电平状态还是低电平状态。[/align]
[align=left]就意味着只有很短的时间留给信号转换。无论是上升边还是下降边，通常测量的转换时间都为终值的10%～90%这段时间，称为10%～90% 上升边。图1.15为典型的时钟波形和分配的转换时间。在大多数髙速数字系统中，分配的上升边大约为时钟周期的10%。基于这一推论，上升边与时钟频率的关系近似为：[/align]
[align=left]上升边：信号从10%Vpp上升到到90%Vpp所耗费的时间，简称为“上升边”，记为Δt；[/align]
[align=left]第一种定义为10-90上升时间，即信号从高电平的10%上升到90%所经历的时间。另一种是20-80上升时间，[/align]
[align=left]即信号从高电平的20%上升到80%所经历的时间。两种都被采用，从IBIS模型中可看到这点。对于同一种波形，[/align]
[align=left]自然20-80上升时间要更短。[/align]
[align=left]其中，RT表示上升边(单位为ns)，Fclock表示时钟频率(单位为GHz)。[/align]



由于所有的芯片制造厂商都转向更低的成本、有更好特性的生产过程，所以生产出来的芯片的上升边就更短了，尽管时钟频率低于50MHz但产品中仍有可能会发生信号完整性问题题。