2016 秋季 计数器仿真实验作业

已交作业名单

张晓*

郭治*

田栋*

鞠汉*

刘阳*

殷松*

李京*

刘溪*

夏健*

郭云*

刘权*

王婷*

马德*

交作业记录

http://blog.csdn.net/cathyzhangcz/article/details/53363881

http://blog.csdn.net/taller_/article/details/53363145

http://blog.csdn.net/qaseesaq/article/details/53322513

http://blog.csdn.net/wozhenbang/article/details/53319185

http://blog.csdn.net/Eason66666/article/details/53325467

http://blog.csdn.net/balee11/article/details/53241659

http://blog.csdn.net/stream_flowing/article/details/53224146

http://blog.csdn.net/shamogebitianye/article/details/53233863

http://blog.csdn.net/gyh3313/article/details/53244975

http://blog.csdn.net/xiu52t/article/details/53243439

http://blog.csdn.net/wickedwtq/article/details/53149734

http://blog.csdn.net/proton_boke/article/details/53172040

http://blog.csdn.net/CrescenTD/article/details/53363010

实验内容

使用Veriog - HDL 语言按照如下要求设计一个计数器电路并进行仿真测试

信号定义

信号名称	方向	位宽	说明
CLK	输入	1	输入时钟信号
RST	输入	1	输入复位清零信号，异步高电平有效，
CNT	输出	4	输出计数值信号

计数器特征

设计一个计数器，该计数器在电路复位后会循环的从0值递增计数到最大值，计数最大值是一个循环变化的过程，计数器复位之后，第一次计数最大值是6，然后是7、8、9，然后计数最大值又变成6，如此往复循环，计数过程如下所示：

0 1 … 6	0 1… 7	0 1 … 8	0 1 … 9	0 1 … 6	……

作业提交要求

请注册一个CSDN账号

写一篇技术博客用于交作业

提交计数器作业，需要有以下内容

4000
手工绘制的 电路结构RTL设计图，该图片用于说明你设计电路时的想法

Quartus扫描生成的电路RTL图，该图片用于说明Quartus的电路编译结果

计数器的波形仿真截图，验证电路逻辑工作的正确性

计数器代码，请使用博客中提供的代码块功能，例如下面的代码：

module adder(
IN1   , // input 1
IN2   , // input 2
OUT   );// output
input  signed [3:0] IN1, IN2;
output signed [4:0] OUT;
reg    signed [4:0] OUT;
always@(IN1 or IN2) begin // 生成组合逻辑的always 块
OUT = IN1 + IN2;
end
endmodule

提交作业后，请给本博客发私信通知

私信内容格式为：计数器作业提交-姓名-学号-学院-专业-作业博客地址链接

加分选项

如果能使用2种不同的方法（电路结构）实现作业中的计数器，则可以获得额外的加分。

请注意，为便于阅读，加分项的报告文档内容请附在基本内容的后面，不要和基本内容部分混在一起提交。

加分项的报告内容请和基本内容写在一篇博客文章里面，不要另写新博客文章