allegro入门笔记-PCB板框的绘制与封装的对应

接着上讲笔记来谈，当我们绘制完毕元器件对应封装封装时候，下一步就是将我们之前完成原理图部分的网表导入（file/import/logic，导入路径为CIS工具所生成网表，一般情况下在其工作目录的Allegro文件夹下，其中主要包含三个pst~.dat文件）到Allegro中，此时Allegro中仅仅包含各字符串所代表的元器件之间的逻辑关系，所以我们需要在setup/UPE/paths/library中的devpath，padpath和psmpath三项添加路径到我们自定义的封装库目录。这里需要注意的是，如果只有dra文件和psm文件，或者PCB封装与原理示意图管脚不对应，都是有可能导入失败的。

1、添加板框，add/line选中Board Geometry的outline项，根据实际要求输入各坐标，确定板框大小，此处可以选择manufacture/drafting/fillet来使板框的四个边角变圆滑；

2、设置keepin区域，setup/Areas/route keepin项来确定禁止布线区，接下来利用edit/z-copy命令，选中option中Package Geometry中package keepin，可选项向内或者向外伸缩单位长度，然后点击之前设置好的route keepin区域，则可以实现区域的拷贝。

3、安装孔，孔径，实际安装位置需计算；

4、层叠结构，setup/cross section根据实际需求来确定各层功能，特别地，如果电源层用到负片（一般很少），那么在制作元件封装的时候应注意添加flash模块。

5、元器件的摆放，正确导入网表之后，place/manually/CBR项会有相应下拉列表用来显示网表中包含的元器件，添加PCB库路径的操作成功后（如果封装完整，将可以生成预览，如果封装引脚和原理图定义有出入，即使可以生成预览但是不能够放置到板上），布局过程中，可以根据模块放置，也可以通过过滤器的选项来调整放置的元器件族属；

6、倘若元器件PCB封装有变化，修改完成并保存之后，可以通过place/update symbols来更新制定封装；

7、约束规则的调整，setup/constraints/physical中添加新的规则，在网络中点选相应的约束条件。

8、适当布局，布局过程中根据电源关系进行调整，便于电源层的分割，也便于数字模拟信号的隔离。

9、布线时，合理应用高亮网络方法，首先考虑GND与各电源的分布，然后处理关键信号如时钟等，依次布线。

该笔记为Allegro入门手记，仅仅从大体上概述了绘制PCB的流程和事项，十分不全面，实际上在制板时可能遇到的问题有很多，涉及到的领域也很多，不一而足，所以这个系列对于Cadence的总结，只能一点一滴地总结和归纳。