quartusii各种仿真概念与步骤
2014-02-25 10:46
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1) 前仿真
前仿真,即功能仿真,用专用放着工具对设计进行功能仿真,验证电路功能是否符合设计要求。通过功能仿真能即使发现设计中的错误,加快设计进度,提高设计的可靠性。
2) 综合后的仿真
把综合生成的标准延时反标注到综合仿真模型去,可估计门延时带来的影响,但是只能估计门延时,不能估计线延时,仿真结果和部先后的实际情况还有一定的差距,并不十分准确。
由于目前综合工具比较成熟,一般省去此环节的仿真。而且在Quartus II中,直接进行下一步仿真。
3) 布局布线后的仿真
即时序仿真。布局布线后生成的仿真延时文件最全,不仅包括门延时,还包括布线延时,所以最为准确,能较好的反映芯片的实际工作情况。
一般来说,布局布线必须进行,以此确保设计的可靠性和稳定性,发现时序违规(Timing Violation)。
4) 板级仿真
在有些高速设计的情况下,还需要使用第三方板级验证工具进行仿真与测试,入MentorTau、Forte Design-Timing Designer、Mentor Hyperlynx、Mentor ICX、Cadence SPECCTRAQuest、Synopsys HSPICE。这些工具通过设计的IBIS和HSPICE等模型的仿真,能较好的分析高速设计信号的完整性、电磁干扰(EMI)等电路特性。
5) 在线仿真
在加载配置目标板之后,设计者在必要情况下要进行的一个步骤,就是在线仿真调试,利用Quartus II自带SignalTap II在线逻辑分析仪进行分析,通过JTAG口,在线、实时读取FPGA内部信号。
一般在我们的设计中但是在我们小型设计中,时序要求不是很严格的情况下,可以省略时序仿真,只进行功能仿真(综合后的仿真一般只在IC设计中用到,一般软件能胜任综合工作,全程编译直接综合→布局布线);大型设计或时序非常严谨的情况下,务必进行时序仿真,验证时序是否违规,进而用timequest进行约束(可以用Quartus II内嵌的静态时序分析(STA),或者第三方(Synopsys的Fprmality、PrimeTime),也可以用Quartus II内嵌的Chip Editor分析芯片内部的连接于配置情况。)。另外在高速电路设计时,为了保证设计的可靠性,务必在时序仿真之后,还要进行一些板级验证。
前仿真,即功能仿真,用专用放着工具对设计进行功能仿真,验证电路功能是否符合设计要求。通过功能仿真能即使发现设计中的错误,加快设计进度,提高设计的可靠性。
2) 综合后的仿真
把综合生成的标准延时反标注到综合仿真模型去,可估计门延时带来的影响,但是只能估计门延时,不能估计线延时,仿真结果和部先后的实际情况还有一定的差距,并不十分准确。
由于目前综合工具比较成熟,一般省去此环节的仿真。而且在Quartus II中,直接进行下一步仿真。
3) 布局布线后的仿真
即时序仿真。布局布线后生成的仿真延时文件最全,不仅包括门延时,还包括布线延时,所以最为准确,能较好的反映芯片的实际工作情况。
一般来说,布局布线必须进行,以此确保设计的可靠性和稳定性,发现时序违规(Timing Violation)。
4) 板级仿真
在有些高速设计的情况下,还需要使用第三方板级验证工具进行仿真与测试,入MentorTau、Forte Design-Timing Designer、Mentor Hyperlynx、Mentor ICX、Cadence SPECCTRAQuest、Synopsys HSPICE。这些工具通过设计的IBIS和HSPICE等模型的仿真,能较好的分析高速设计信号的完整性、电磁干扰(EMI)等电路特性。
5) 在线仿真
在加载配置目标板之后,设计者在必要情况下要进行的一个步骤,就是在线仿真调试,利用Quartus II自带SignalTap II在线逻辑分析仪进行分析,通过JTAG口,在线、实时读取FPGA内部信号。
一般在我们的设计中但是在我们小型设计中,时序要求不是很严格的情况下,可以省略时序仿真,只进行功能仿真(综合后的仿真一般只在IC设计中用到,一般软件能胜任综合工作,全程编译直接综合→布局布线);大型设计或时序非常严谨的情况下,务必进行时序仿真,验证时序是否违规,进而用timequest进行约束(可以用Quartus II内嵌的静态时序分析(STA),或者第三方(Synopsys的Fprmality、PrimeTime),也可以用Quartus II内嵌的Chip Editor分析芯片内部的连接于配置情况。)。另外在高速电路设计时,为了保证设计的可靠性,务必在时序仿真之后,还要进行一些板级验证。
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