Fixing nios problem "System ID mismatch System timestamp mismatch"
2014-01-24 16:29
483 查看
一开始在nios flash programmer里面出现:Connected system ID hash not found on target at expected base address其实就是jtag没连好,板子多的时候容易连到其他的板子上。
但是网上有其他的人遇到不同的问题,可以参考一下。
http://blog.sina.com.cn/s/blog_4dbde8ed0100v3xa.html
我还把未分配引脚改回tri-state with pull up了……
后来出现:
System ID mismatch - connected: "0x23a8d24a", expected: "0x45a57fc4"
System timestamp mismatch - connected: "1331177017", expected: "1334558592"
有些童鞋也给出了一些不对路子的回答,当然可能每个人的情况不太一样。
最终还是altera forum上的哥们解决的问题:
after you generate the SOPC system you need to go into Quartus, compile the project, and upload the new .sof file into the FPGA (be careful, if you don't have the licenses for all the IPs you are
using, then the project is compiled into a *_time_limited.sof, so be sure you are using the right one). Then it should pass the system ID/timestamp test.
Hope it helps to u 2 ;}
==========================================
2014年2月13日
碰到同样的问题,回去quartus编译了一遍,还是mismatch。。。。。
然后又是SOCP重新GENERATE等等从来了几遍。
正常了……
好无语,几块东西都不关联在一起……
但是网上有其他的人遇到不同的问题,可以参考一下。
http://blog.sina.com.cn/s/blog_4dbde8ed0100v3xa.html
我还把未分配引脚改回tri-state with pull up了……
后来出现:
System ID mismatch - connected: "0x23a8d24a", expected: "0x45a57fc4"
System timestamp mismatch - connected: "1331177017", expected: "1334558592"
有些童鞋也给出了一些不对路子的回答,当然可能每个人的情况不太一样。
最终还是altera forum上的哥们解决的问题:
after you generate the SOPC system you need to go into Quartus, compile the project, and upload the new .sof file into the FPGA (be careful, if you don't have the licenses for all the IPs you are
using, then the project is compiled into a *_time_limited.sof, so be sure you are using the right one). Then it should pass the system ID/timestamp test.
Hope it helps to u 2 ;}
==========================================
2014年2月13日
碰到同样的问题,回去quartus编译了一遍,还是mismatch。。。。。
然后又是SOCP重新GENERATE等等从来了几遍。
正常了……
好无语,几块东西都不关联在一起……
相关文章推荐
- 《FPGA嵌入式项目开发实战》
- 关于FPGA中的Logic Cells, Logic Slices, Configurable Logic Blocks and Gates
- FPGA点灯
- FPGA基于CORDIC算法的求平方实现
- XILINX DCM and ALTERA PLL(2)
- XILINX DCM and ALTERA PLL(1)
- 问题“No EPCS registers found: tried looking at address”的解决办法
- 博客:小時不識月 Stupid & Hungry
- 博客:特权's博客
- 博客:齐威王
- 值得认真研究的博文(FPGA)
- ASIC, FPGA, DSP, CPU的区别
- fpga三态总线实现
- PCIE xilinx v5 IP核使用前的研究
- 利用FPGA实现PCI总线接口及Windows驱动实现
- 有关于quartus modelsim dspbuilder的详细安装(win7 64位)
- NIOS II学习之路——关于Reset Vector和Exception Vector的解释
- 关于ModelSim从quartus自动启动仿真
- FPGA下载前一定记住要将未分配引脚置tri-state:未雨绸缪
- 一只老鸟嵌入式工程师的血泪史!