Hold Time违例，该如何解决

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 首先，我们要知道的是，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可以不考虑Hold Time，只考虑Setup Time；即便此时Hold Time违例，我们也不需要去理会。在Place Design之后再去看Hold Time，如果此时Hold Time的违例比较小（比如-0.05ns），还是不需要理会的，因为工具在布线时会修复Hold，但如果Slack太大了，无法修复了，就会牺牲setup来弥补hold。

这里补充一下综合实现的步骤：

synth_design -> opt_design -> place-design -> phys_opt_design -> route_design

我们可以让工具在每一步执行后都会有时序报告，只需要把Report Options的策略选择为Timing Closure Reports

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  如果route design之后hold time还是违例，可以使用tcl指令：

phys_opt_design -directive ExploreWithHoldFix

这个指令会尝试不同的算法来优化hold time违例。

  如果运行该指令后，hold time还是违例，又不想改设计，可以尝试不同的实现策略，但这种方式比较笨，只能试出来，并没有一个很固定的解决方案。

如果还是没有解决，只能修改设计，要么减少时钟的延迟，要么增加数据的延迟：

1. 检查违例的时钟是否是在全局时钟网络上，若没有的话，则最好增加BUFG

2. 插入延迟模块，在数据路径上增加逻辑延迟

FPGA时序约束教程

1. FPGA时序约束理论篇之建立保持时间
2. FPGA时序约束理论篇之时序路径与时序模型

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  12.  FPGA时序约束实战篇之多周期路径约束
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