关于FPGA时序分析/约束的几点思考

为社么要时序分析/约束

熟悉FPGA发展历程的人应该指导，因为FPGA的内部结构。使得再未布局布线前无法预测系统的掩饰情况，所以对于时序的分析/约束就尤为重要

竞争与冒险

在组合逻辑中我们常会遇到竞争和冒险问题，在这里我们回顾一下

逻辑/功能竞争

在一个组合电路中，当某一个/多个变量经过两条以上的路劲到达输出端的时候，由于每条路径上延迟时间不同，导致到达终点的时间有先有后

逻辑/功能/冒险

在具有竞争现象的组合电路中，当某个/功能变量发生变化的时候。真值表所描述的逻辑关系或功能遭受到短暂的破坏，在输出端产生不应有的尖脉冲

逻辑/功能冒险的识别与消除

识别

代数法

在逻辑表达式某些变量取特定值0或1时。

逻辑表达式转化为 A*~A 1型冒险

卡诺图法

消除

增加冗余项

增加选通信号

增加输出滤波电容

时钟漂移

而在时序逻辑中，每个寄存器都有自己的时钟，可能是同一个时钟源，也可能不是同一个时钟源。由于时钟源与两个寄存器之间的距离不同，会产生不同的路径延时。从而导致时钟上的偏差，他们之间的偏差，在TimeQuest中我们称为时钟漂移。