内部逻辖可以产生的时钟，但是容易出现质量问题

时钟是同步设计的基础，在同步设计中，所有操作都是基于时钟沿触发的，所以时钟的设计对于同步时序电路来说非常重要。在 PLD 设计中，通常推荐使用 FPGA 内嵌的 PLL 或DLL 做时钟的频率与相位变化，并用全局时钟和专用时钟选择器进行时钟布线。
内部逻辖产生的时钟：
 如果需要使用内部逻辑产生时钟，则必须要在组合逻辑产生的时钟后插入寄存器，如图5-17 所示。如果直接使用组合逻辑产生的信号作为时钟信号或者异步置位/复位信号，则将使设计不稳定。这是因为组合逻辑难免会产生毛刺，如果这些毛刺仅仅存在于同步时序的数据路径中，则寄存器采样会对毛刺产生过滤效应， 一般来说负面影响并不大。但是当带有毛刺的信号作为时钟信号或者异步置位/复位信号时，如果毛刺的宽度足以驱动寄存器的时钟端或者异步置位/复位端，则必将产生错误的逻辑操作，即使毛刺的宽度不足以驱动时钟端或异步置位/复位端，也会引发寄存器的不稳定，甚至激发寄存器产生亚稳态。所以对于时钟路径来说，必须插入寄存器以过滤毛刺。



另一方面，组合逻辑产生的时钟还会带来另外一个问题，组合逻辑电路的 Jitter 和 Skew都比较大，如果时钟产生逻辑的延时比数据路径的延时更大，则会带来负的 Skew 。负的Skew 对于同步逻辑设计而言是灾难性的。所以使用组合逻辑来产哇内部时钟仅仅适用于时钟频率较低、时钟精度要求不高的情况。另外，这类时钟应该使用快速布线资源布线，而且需要为组合逻辑电路附加一定的约束条件，以确保时钟质量。