【计组】-- 存储系统和结构(1)：主存储器的组织

存储器的分类

存储系统层次结构

存储系统 ： 由各样的存储器构成

多级存储结构



命中率H

H1=N1/(N1+N2)

H1 为 M1 的命中率，N1，N2 为M1,M2 的访问次数，这个公式只是相对于 M1,M2 两个存储器来说

访问时间T：只考虑 M1，M2

当 M1 访问和 M2 访问是同时启动时，T=H1∗T1+(1−H1)∗T2

当 M1 不命中时才访问 M2，T=H1∗T1+(1−H1)∗(T1+T2)

三级存储系统

由Cache(1), 主存储器(2) 以及辅助存储器(3)构成

(1)(2)构成 Cache 存储系统，解决主存速度不足的问题

(2)(3)构成虚拟存储系统，解决主存容量不足的问题

主存储器的组织

主存储器的基本结构



地址译码驱动分为译码器和驱动器，译码器将译码转成有效电平，驱动器提供驱动电流

主存储器的存储单元

存储单元 = 存放存储字的主存空间

一个存储字可以包含多个字节

存储字 = 一个二进制数被整体存入或取出

大端方案和小端方案

Little-Endian 就是低位字节排放在内存的低地址端，高位字节排放在内存的高地址端

Big-Endian 就是高位字节排放在内存的低地址端，低位字节排放在内存的高地址端



主存储器的主要技术指标



主存容量为 64K * 16 时，表示有 64K 个存储单元，每个单元的字长为 16 位，用字节数表示为 128K 字节（一字长存两个字节）

RAM 与 ROM

下面记录以下内容

RAM 记忆单元电路 – 有空再整理，图太多，难做

记忆单元：存放一个二进制位的物理器件，地址码相同的多个记忆单元构成一个存储单元

6管 SRAM 记忆单元电路

4官 DRAM 记忆单元电路

单管 DRAM 记忆单元电路

DRAM 的刷新

[b]刷新间隔[/b]

根据栅极电容上电荷的泄放速度来决定

以存储体矩阵中的一行为单位进行刷新

[b]刷新方式[/b]

集中刷新[/b]

刷新时间 = 矩阵行数 * 刷新周期

刷新周期 = 刷新一行的时间 = 存取周期

刷新过程不进行其他操作，称为“死区”

EX. 刷新 1024 个记忆单元的存储芯片（32*32矩阵），既需 32 个存取周期才能刷新完，如果存取周期为 0.5μs, 则在最大刷新间隔 2ms 中可安排 4000 个周期，从 0~3967 个周期内进行读写操作或保持，剩下的 32 个周期用来集中刷新

分散刷新

将刷新操作分散到芯片存取周期中，使系统存取周期 = 芯片存取周期 + 刷新周期

缺点 : 加长系统存取周期，降低速度；刷新过于频繁

异步刷新

相邻两行的刷新时间 = 最大刷新间隔 / 行数 = 系统存取周期

[b]刷新控制[/b]

刷新对 CPU 是透明的

刷新只需要行地址，不需要列地址

RAM 芯片分析

[b]地址线和数据线的读数[/b]

根据芯片容量来表示，如 1024*4，表示有 10 根地址线， 4 根数据线；64K * 1，表示有 16根地址线，1 根数据线

[b]芯片图解[/b]



- 解释

符号	说明
Ai	地址线
RAS	行地址线，Row Address Select
CAS	列地址线，Column Address Select
Di	数据线
Vcc	+5V,工作电源
CE¯¯¯¯¯ 或 CS¯¯¯¯¯	片选线，决定改芯片是够被选中
WE¯¯¯¯¯¯ 或 OE¯¯¯¯¯	读写控制线，WE¯¯¯¯¯¯=0，写允许，WE¯¯¯¯¯¯=1，读允许
GND	接地

[b]地址译码方式[/b]

作用：地址译码器将地址线送来的地址信号翻译成对应存储单元的选择信号

单译码方式（字选法）

针对字结构存储器

当容量为 M*b（M 个字，每字 b 位） 时，K 条地址总线经译码得到 2K 个选择信号（字线），其中2K=M，每条字线控制一行，即一个字(水平方向)，选中哪条字线就对哪个字的 b 为进行读写操作



双译码方式（重合法）

将 K 条地址线分为两份，一份生成的字线负责水平方向（X 方向），一份生成的字线负责垂直方向（Y 方向），这样就省了许多线路了，达到的范围为平方级



[b]RAM 读写时序 – 稍后了解[/b]

ROM

[b]分类（编程方法的不同）[/b]



[b]芯片引脚[/b]

与 RAM 的差不多

符号	说明
Ai	地址线
Di	数据线
CE¯¯¯¯¯或CS¯¯¯¯¯	片选线
PGM¯¯¯¯¯¯¯¯¯	编程线
Vcc	+5V,工作电源
Vpp	编程电源
GND	接地