quartus常见错误集锦

Error: Top-level design entity “Verilog1” is undefined

原因：顶层模块的module名没有和工程名同名

解决方法：把顶层模块 module名改成和工程名同名，菜单Assignments -> Settings…

打开后点击第一个General选项里，在Top-level entity标签指示下的编辑框里输入你的VHDL文本里的实体名字就OK了。

管脚配置界面和bdf里的管脚名称不符

原因：应该是bdf文件名和实体名称不一致

解决方法：在新建工程时注意，有bdf文件时，工程名、实体名、bdf文件名一致，并且不要跟v文件里的module名重名，这样就不会有问题；在没有bdf文件时，改general下实体名和你的module名一致，不再报错