Verilog--奇数分频与偶数分频及占空比
2015-08-17 10:19
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分频器设计
1.简单的二分频
2.任意偶数分频
例如20分频
3.占空比为1:n的n分频器
以n=5为例
4.实现占空比为50%的N倍奇数分频:
首先进行上升沿触发进行模N计数,计数到某一个值时进行输出时钟翻转,然后经过(N-1)/2再次进行翻转得到一个占空比非50%的奇数n分频时钟。再者 同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过(N-1)/2时,输出时钟再次翻转生成占空 比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
部分资料来自
1.《数字IC系统设计》
2.http://blog.163.com/ahhww_723/blog/static/11524018200711110825350/
1.简单的二分频
module half_clk(reset, clk_in, clk_out); input clk_in, reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if(!reset) clk_out = 0; else clk_out = ~clk_out; end endmodule
2.任意偶数分频
例如20分频
module fdivision(RESET, F10M, F500K); input RESET, F10M; output F500K; reg F500K; reg[7:0] j; always @(posedge F10M) if(!RESET) begin F500K <= 0; j <= 0; end else begin if( j == 19) begin F500K <= ~F500K; j <= 0; end else j <= j+1; end endmodule
3.占空比为1:n的n分频器
以n=5为例
module counter5( clk , clr, clkout); input clk, clr; output clkout; reg[2:0] count; reg clkout; always @(posedge clk or posedge clr) begin if(clr) begin clkout = 0; count = 3'b000; end else if(count == 3'b100) begin clkout = 1; count = 3'b000; end else begin count = count + 1; clkout = 0; end end endmodule
4.实现占空比为50%的N倍奇数分频:
首先进行上升沿触发进行模N计数,计数到某一个值时进行输出时钟翻转,然后经过(N-1)/2再次进行翻转得到一个占空比非50%的奇数n分频时钟。再者 同时进行下降沿触发的模N计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过(N-1)/2时,输出时钟再次翻转生成占空 比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。
module div5(clr,clk,clkout); input clr,clk; output clkout; reg clkreg1,clkreg2; parameter n=5; reg[n:0] counter1,counter2; assign clkout=clkreg1||clkreg2; always @(posedge clk) if(clr==1) begin clkreg1=0; counter1=0; end else begin if(counter1==n-1) begin counter1=0; clkreg1=~clkreg1; end else if(counter1==(n-1)/2) begin counter1=counter1+1; clkreg1=~clkreg1; end else begin counter1=counter1+1; end end always @(negedge clk) if(clr==1) begin clkreg2=0; counter2=0; end else begin if(counter2==n-1) begin counter2=0; clkreg2=~clkreg2; end else if(counter2==(n-1)/2) begin counter2=counter2+1; clkreg2=~clkreg2; end else begin counter2=counter2+1; end end endmodule
部分资料来自
1.《数字IC系统设计》
2.http://blog.163.com/ahhww_723/blog/static/11524018200711110825350/
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