求教：verilog中非阻塞赋值的时钟有要求吗？
2012-07-27 15:29
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代码如下：
always@(posedge clk)
begin
a_1 <= a_in;
a_out <= a_1;
end
wire SCK_out_pos = a_1 & ~a_out;
wire SCK_out_neg = ~a_1 & a_out;
clk和a_in的输入频率有对应倍数的关系要求吗？
如果没有请看下面波形，红色椭圆内就解释不通了，请高手评论留言
always@(posedge clk)
begin
a_1 <= a_in;
a_out <= a_1;
end
wire SCK_out_pos = a_1 & ~a_out;
wire SCK_out_neg = ~a_1 & a_out;
clk和a_in的输入频率有对应倍数的关系要求吗？
如果没有请看下面波形，红色椭圆内就解释不通了，请高手评论留言
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