如何在SystemVerilog中手动设置随机化seed

可以产生受约束的随机激励是sv验证语言中最主要的feature，这里有一个常常会被验证工程师忽视的问题，就是随机化种子（seed）。
我们知道，用verilog里面的$random或者sv里面的$urandom产生的都只是伪随机数，也就是说，如果不改变seed，每次仿真产生的随机数都一样。
sv的受约束的随机化方法与上述情况其实也有点相同。sv中，每个对象维持自身的内部RNG，排他地用于randomize()方法，这使得对象的随机化保持各自独立。当生成对象时，创建它的线程的RNG的下一个值被用于设置成它的RNG的随机化种子。此时对象的new函数()默认的seed为1，如果不改变seed的值，则每次run仿真时，仍旧会产生相同的激励数据。
因此，我们需要手动设置new()函数中的随机化seed，使得每次run仿真时可以得到真正意义上的随机激励。
手动设置对象RNG的随机化seed的方法是：使用srandom()将种子传给随机的变量seed，这能确保在任意类成员变量被randomize之前，为对象的RNG设置新的随机化seed。举例如下：

class Packet;
rand bit[15:0] header;
...
function new (int seed);
this.srandom(seed);
...
endfunction
endclass

这样，我们便从外部对RNG设置新的随机化seed了：

Packet p = new(200); //create p with seed 200.
p.srandom(300); //re-seed p with seed 300.

实际代码中，我们可以将seed宏定义为不同的值，还可以使用系统时间作为seed，我们先定义变量seed：

module test ;
integer seed ;
initial begin
if(!$value$plusargs("seed=%d",seed))
seed = 10 ;
...
end
endmodule

使用仿真命令即可将系统时间作为seed：

vcs -R test.v +plusargs_save +seed=`date +%N

另外一种经常用到的方法是只需在仿真命令中加入+ntb_random_seed_automatic，代码中不需要出现变量seed，只需要有随机约束:

`timescale 1ns/1ns
program test ;
integer i ;
class rc ;
rand int a ;
constraint con {a >0;}
endclass

initial begin
rc ua = new();
for(i=0;i<10;i++) begin
ua.randomize();
$display("%d",ua.a);
end
$display("%d",$urandom);
end
endprogram

仿真命令如下：

vcs -sverilog -R test.sv +plusarg_save +ntb_random_seed_automatic

最后，说点一家之言，仅供参考。

个人认为做随机化的时候，最好能使用一个file来记录之前每次你使用过的seed，原因是你可以在每次run仿真之前都把当前你设置的seed和file里记录的之前的所有seed比较，若不一样就可以用了，以此让随机性更加随机；此外，保存下来的seed，可以使仿真重现，便于debug。