【连载】 FPGA Verilog HDL 系列实例--------半加器与全加器

【连载】 FPGA Verilog HDL 系列实例

Verilog HDL 之 半加器与全加器

[b]一、原理[/b]

　　算术运算式数值系统的基本功能，更是计算机中不可缺少的组成单元。
1、半加器
　　半加法和全加法是算术运算电路中的基本单元，它们是完成1位二进制相加的一种组合逻辑电路。一位加法器的真值表见表1.1；由表中可以看见，这种加法没有考虑低位来的进位，所以称为半加。半加器就是实现表1.1中逻辑关系的电路。被加数A加数B和数S进位C0000011010101101
　　　　　　　　　　　　　　表1.1 一位半加法器真值表



2、全加器
　　全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。根据它的功能，可以列出它的真值表，如表1.2所示。

　　　　　　　　　　　　　　　　表1.2 一位全加法真值表



3、半减法和全减法
　　半减法和全减法与加法器一样是算术运算电路中的基本单元。半减器和全减器的设计方法和设计加法器相同，但是实际上，为了简化系统结构，通常不设计减法器，而是将减法运算变为加法运算来出来，使运算器即能实现加法器运算，又能实现减法器运算。一般采用加补码的方法代替减法运算。

[b]二、实现[/b]

在设计文件中输入Verilog代码

`timescale 1 ns / 1 ps

module sum ( A ,Co ,B ,S ,Ci );

input A ;
wire A ;
input B ;
wire B ;
input Ci ;
wire Ci ;

output Co ;
reg Co ;
output S ;
reg S ;

always @ ( A  or B or Ci)
begin
if ( A== 0 && B == 0 && Ci == 0 )
begin
S <= 0;
Co <= 0;
end
else if ( A== 1 && B == 0 && Ci == 0 )
begin
S <= 1;
Co <= 0;
end
else if ( A== 0 && B == 1 && Ci == 0 )
begin
S <= 1;
Co <= 0;
end
else if ( A==1 && B == 1 && Ci == 0 )
begin
S <= 0;
Co <= 1;
end
else if ( A== 0 && B == 0 && Ci == 1 )
begin
S <= 1;
Co <= 0;
end
else if ( A== 1 && B == 0 && Ci == 1 )
begin
S <= 0;
Co <= 1;
end
else if ( A== 0 && B == 1 && Ci == 1 )
begin
S <= 0;
Co <= 1;
end
else
begin
S <= 1;
Co <= 1;
end
end

endmodule