仿真/综合/PR阶段如何调用CoreGen生成的各类核

使用XILINX进行开发的朋友经常会用到CoreGen生成的Core，尤其是各类FIFO，非常方便而且高效。但是对于初次使用core的朋友来说，仿真、综合以及PR阶段需要注意一些事项，否则不能顺利进行。这里就介绍一下其调用方法。由于Core的种类很多，这里以“用block memory”生成FIFO为例。
step 1. CoreGen
生成名为myfifo的定制core，这个相信不用赘述，大家都会。
step 2. 仿真
仿真时，需要把作为wrapper（外壳）的 myfifo.v 文件和作为behaviorial model（行为模型）的 BLK_MEM_GEN*.v文件也include进去。行为模型文件从%Xilinx%\11.1\ISE\verilog\src\XilinxCoreLib 中获得。
step 3. 综合
用synplify综合的时候，只需将myfifo.v加入source列表中即可。synplify会自动处理缺少的行为模型，一般是将其处理为blackbox。
step 4. PR
用ISE布局布线的时候除了top.edf之外，需要将在第一步中生成的myfifo.edf（网表文件）也放置在工作目录下，这样整个过程就万无一失了。