【原创】基于Altera DE2的数字实验—001_3 （DE2）（Digital Logical）（Verilog）

Project 3

本实验实现一个定时器。KEY3可以启动和停止计时。KEY0复位（计数停止）。基本思路就是利用Project 2的分频时钟100Hz驱动十进制的计数器，将4个十进制的计数器串联，那么在HEX3-2上显示的数字就以S递增。

本实验包含以下内容：

1. 顶层模块的设计。

2. 单稳态脉冲的生成。

3. 编译报告。

设计

1. 顶层模块

（1）设置状态变量和计数器

hex_7seg.v

module hex_7seg(hex_digit,seg);
input [3:0] hex_digit;
output [6:0] seg;
reg [6:0] seg;
// seg = {g,f,e,d,c,b,a};
// 0 is on and 1 is off

always @ (hex_digit)
case (hex_digit)
4'h0: seg = 7'b1000000;
4'h1: seg = 7'b1111001;     // ---a----
4'h2: seg = 7'b0100100;     // |      |
4'h3: seg = 7'b0110000;     // f      b
4'h4: seg = 7'b0011001;     // |      |
4'h5: seg = 7'b0010010;     // ---g----
4'h6: seg = 7'b0000010;     // |      |
4'h7: seg = 7'b1111000;     // e      c
4'h8: seg = 7'b0000000;     // |      |
4'h9: seg = 7'b0011000;     // ---d----
4'ha: seg = 7'b0001000;
4'hb: seg = 7'b0000011;
4'hc: seg = 7'b1000110;
4'hd: seg = 7'b0100001;
4'he: seg = 7'b0000110;
4'hf: seg = 7'b0001110;
endcase

endmodule

仿真结果：

参考

John S. Loomis ,diglab3.http://www.johnloomis.org/digitallab/diglab/diglab3/diglab3.html