DDR特征及概述

1.DDR模组类型

16 M X4 (4 M X4 X4 banks), 8 M X8 (2 M X8 X4 banks), 4 M X16 (1 M X16 X4 banks)
32 M X4 (8 M X4 X4 banks), 16 M X8 (4 M X8 X4 banks), 8 M X16 (2 M X16 X4 banks)
64 M X4 (16 M X4 X4 banks), 32 M X8 (8 M X8 X4 banks), 16 M X16 (4 M X16 X4 banks)
128 M X4 (32 M X4 X4 banks), 64 M X8 (16 M X8 X4 banks), 32 M X16 (8 M X16 X4 banks)
256 M X4 (64 M X4 X4 banks), 128 M X8 (32 M X8 X4 banks), 64 M X16 (16 M X16 X4 banks)

2.特征

双数据速率体系结构；每个时钟周期传输两次数据
双向，数据选通（DQS）是和数据一起被发送/接收的，用于在接收端捕获数据
DQS与读取数据对齐；与写入数据对齐
差分时钟输入 (CK and ～CK)
DLL 对齐 DQ and DQS transitions with CK transitions
在每个CK时钟上升沿输入命令；数据和数据掩码参考（即位于）DQS的两个边沿之间（DQS占据四个时钟，双倍率，即DDR每次发送8bit数据）
模组里四个 banks 同时操作
用于写入数据的数据掩码（DM）
突发长度：2,4或者8
CAS Latency: 2 or 2.5, DDR400 also includes CL = 3
用于每个突发访问的自动预充电选项
2.5 V（SSTL_2兼容）I/O
VDDQ: +2.5V±0.2V for DDR 200, 266, or 333 ;+2.6V±0.1 V for DDR 400
VDD:
+3.3 V ±0.3 V or +2.5 V ±0.2 V for DDR 200, 266,or 333
+2.6 ±0.1 V for DDR 400

3.概述

DDR SDRAM是一种高速CMOS，动态随机存取存储器内部配置为四个BANK的DRAM。这些设备包含以下位宽：
64 Mb has 67,108,864 bits
128 Mb has 134,217,728 bits
256 Mb has 268,435,456 bits
512 Mb has 536,870,912 bits
1 Gb has 1,073,741,824 bits
DDR-SDRAM采用双数据速率结构实现高速运行。双数据速率体系结构本质上是2n预取体系结构，其接口设计为在I/O管脚处每个时钟周期传输两个数据。DDR SDRAM的单次读写访问有效地包括一个2n位宽的单时钟周期数据传输内部DRAM内核和两个对应的n位宽、半时钟周期的数据在I/O管脚处传输。
双向数据选通（DQS）包着数据一起向外部发送，用于在接收器处的数据捕获。DQS是DDR SDRAM在读取期间和存储器控制器在写入期间发送的选通。DQS是边（与读取数据对齐，写入数据居中）。
DDR SDRAM从差分时钟（CK和～CK；CK正跳变和～CK负跳变的交叉称为CK的正边缘）开始工作。命令（地址和控制信号）记录在CK的每个正边缘。输入数据由DQS的正负边沿触发，输出数据由DQS的正负边沿触发，亦是CK正负边沿（即正负跳变都可作为收发数据的触发信号）。
DDR SDRAM的读写访问是面向突发的；访问从一个选定的位置开始，然后再到一个编程设定好的序列中的数据位。访问从一个内存模组接收到的ACTIVE命令开始，该命令随着读或写命令一起发送的。内存的地址位与ACTIVE命令一起发送，里面的信息决定了要访问的BANK和行。与读或写命令一起发送的地址位用于选择BANK和突发访问的起始列位置。
DDR SDRAM提供可编程读或写2,4,8突发长度的位置。AUTO PRECHARGE功能可以用于自动定时行预充电到突发存取结束时。
与sdram标准一样，DDR sdram的流水线多BANK体系结构允许并发操作，从而通过隐藏行预充电和激活时间来提供高带宽。
提供了自动刷新模式，以及省电、断电模式。所有输入均与SSTL_2的JEDEC标准兼容。所有输出均为SSTL_2，II级兼容。
初始化设备的VDD电源可能为3.3 V（标称）。最终，所有设备将迁移到2.5 V（标称）的VDD电源（即工作电压）。在使产品可用的初始化阶段，此电压如何转换将取决于供应商和设备。

此数据表包括JEDEC DDR设备所需的所有功能和特性；不是硬性要求，但列出的选项可供参考。某些供应商可能会选择通过提供改进的时序安排和/或包括可选功能来提供本规范的超集。用户可以从知道所有DDR SDRAM供应商都支持基于本规范所需方面的任何系统设计中获益；相反，寻求使用任何超集规范的用户有责任向各个供应商验证支持。
Note: The functionality described in, and the timing specifications included in this data sheet are for the DLL Enabled mode of operation.
Note: This specification defines the minimum set of requirements for JEDEC X4/X8/X16 DDR SDRAMs.Vendors will provide individual data sheets in their specific format. Vendor data sheets should be consulted for optional features or superset specifications.

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