HDL编程使用verilog代码而非逻辑框图的原因--持续更新
2011-03-07 14:13
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1、如果你的代码是用框图搭的，就算仅仅是顶层模块是用框图搭的，虽然看上去视乎暂时觉得比较直观，用逻辑框图搭的一个致命弱点在于代码的持续更新。当你的设计不断更新变大变复杂之时，逻辑框图无法提供一个有效的稳健的持续更新手段，最后的结果只能是惨不忍睹。
2、如果别人需要在你的代码集成之上添加新的功能，逻辑框图就更杯具了。。。
3、逻辑框图的网络标号可以是 “15V_IN” 这类以数字打头的东东，但是这个在代码里是不允许的，所有变量及标号必须是字母或下划线打头
2、如果别人需要在你的代码集成之上添加新的功能，逻辑框图就更杯具了。。。
3、逻辑框图的网络标号可以是 “15V_IN” 这类以数字打头的东东，但是这个在代码里是不允许的，所有变量及标号必须是字母或下划线打头
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