Verilog HDL 与数字电路设计
2008-04-30 16:16
435 查看
王冠,黄熙,王鹰 编著
2006年
机械工业出版社
第1章 概述
1.1 什么是HDL
1.2 Verilog HDL概述
1.3 Verilog HDL 与 VHDL的比较
1.4 System Verilog
1.5 小结
Verilog HDL是由Phil Moorby于1983年首创,1989年被Cadence收购。1995年,IEEE发布了第一个Verilog HDL标准,即IEEE 1364-1995.
第2章 初识Verilog HDL
2.1 自顶向下的设计和自底向上的实现
2.2 不同抽象级别的Verilog HDL模型
系统级(System Level),算法级(Algorithm Level),寄存器传送级(Register Transfer Level, RTL),门级(Gate Level)和开关级(Switch Level)。RTL、算法级和系统描述级都被称为行为描述。
2.3 描述数字电路系统的行为
2.4 设计数字电路系统
2.5 Verilog HDL的基本单元 - 模块
module myadder(a, b, carry_in, sum, carry_out);
input a, b, carry_in;
output sum, carry_out;
wire a, b, carry_in;
reg sum, carry_out;
reg temp;
...
endmodule
//module myadder(input a, input b, input carry_in, output sum, output carry_out);
模块调用的一般形式:
模块名 实例名(.模块端口1(连接的信号1),.模块端口2(连接的信号2),...);
或者可省略模块端口,但要注意端口顺序必须一致。
2.6 逻辑功能描述的3种方法
2006年
机械工业出版社
第1章 概述
1.1 什么是HDL
1.2 Verilog HDL概述
1.3 Verilog HDL 与 VHDL的比较
1.4 System Verilog
1.5 小结
Verilog HDL是由Phil Moorby于1983年首创,1989年被Cadence收购。1995年,IEEE发布了第一个Verilog HDL标准,即IEEE 1364-1995.
第2章 初识Verilog HDL
2.1 自顶向下的设计和自底向上的实现
2.2 不同抽象级别的Verilog HDL模型
系统级(System Level),算法级(Algorithm Level),寄存器传送级(Register Transfer Level, RTL),门级(Gate Level)和开关级(Switch Level)。RTL、算法级和系统描述级都被称为行为描述。
2.3 描述数字电路系统的行为
2.4 设计数字电路系统
2.5 Verilog HDL的基本单元 - 模块
module myadder(a, b, carry_in, sum, carry_out);
input a, b, carry_in;
output sum, carry_out;
wire a, b, carry_in;
reg sum, carry_out;
reg temp;
...
endmodule
//module myadder(input a, input b, input carry_in, output sum, output carry_out);
模块调用的一般形式:
模块名 实例名(.模块端口1(连接的信号1),.模块端口2(连接的信号2),...);
或者可省略模块端口,但要注意端口顺序必须一致。
2.6 逻辑功能描述的3种方法
相关文章推荐
- 数字电路设计之奇偶分频的verilog实现
- 数字电路设计之算数右移的verilog实现
- 数字电路设计之堆栈的verilog实现
- 数字电路设计之32位先进进位加法器的verilog实现
- 数字电路设计之verilog的define和parameter
- 数字电路设计之VGA显示条形图的verilog实现
- 数字电路设计之verilog 原语
- 数字电路设计之verilog的门级描述
- 数字电路设计之VGA的字母显示的verilog实现
- 数字电路设计之牛顿迭代法计算除法的verilog实现
- 【续】FPGA电路逻辑的Verilog HDL编程方式设计与验证
- 数字电路设计之循环右移的verilog实现
- 数字电路设计之数字电路工程师面试集锦
- CPLD/FPGA/Verilog_设计资料_高性能电路设计
- 数字电路设计之低功耗设计方法五:门控
- 【搬家】FPGA学习手记(二) 简单功能仿真及Verilog基础电路设计
- 数字电路设计之Wallace树形乘法器
- 基于basys2用verilog设计多功能数字钟(重写)
- 基于basys2用verilog设计多功能数字钟(重写)
- 数字电路设计之五级流水线设计(CPU)